عایق‌بندی تاشه کم‌عمق

پرونده:Isolation pitch vs design rule.PNG

مقیاس‌بندی عایق‌بندی با اندازه ترانزیستور. گام عایق‌بندی مجموع عرض ترانزیستور و فاصله عایق‌بندی تاشه است. با کوچک شدن سطح عایق‌بندی، اثر عرض کانال باریک آشکارتر می‌شود.

عایق‌بندی تاشه کم عمق (STI) (به انگلیسی: Shallow trench isolation)، که به عنوان تکنیک عایق‌بندی جعبه‌ای نیز شناخته می‌شود، یک ویژگی مدار مجتمع است که از نشت جریان الکتریکی بین اجزای ادوات نیم‌رسانای مجاور جلوگیری می‌کند. STI عموماً در گره‌های فناوری فرایند سیماس ۲۵۰ نانومتر و کوچکتر استفاده می‌شود. فناوری‌های قدیمی سیماس و فناوری‌های غیر ماس معمولاً از جداسازی بر اساس لوکوس استفاده می‌کنند.^[۱]

STI در مراحل اولیه ساخت ادوات نیم‌رسانا، قبل از شکل‌گیری ترانزیستورها ایجاد می‌شود. مراحل کلیدی فرایند STI شامل زدایش یک الگوی تاشه در سیلیکون، رسوب‌دهی یک یا چند ماده دی‌الکتریک (مانند دی‌اکسید سیلیکون) برای پُرکردن تاشه‌ها و حذف دی‌الکتریک اضافی با استفاده از تکنیکی مانند مسطح‌سازی شیمیایی-مکانیکی است . [۱]

برخی از فناوری‌های ساخت نیم‌رسانا نیز شامل عایق‌بندی تاشه عمیق هستند، این ویژگی اغلب در مدارهای مجتمع آنالوگ یافت می‌شود.

اثر لبه تاشه باعث ایجاد آنچه اخیراً «اثر کانال باریک وارون»^[۲] یا «اثر عرض باریک وارون» نامیده می‌شود، شده‌است.^[۳] اساساً، به دلیل افزایش میدان الکتریکی در لبه، ایجاد یک کانال رسانا (توسط وارونگی) در ولتاژ کمتر آسان‌تر است. ولتاژ آستانه برای عرض ترانزیستور باریک به‌طور مؤثر کاهش می‌یابد.^[۴]^[۵] نگرانی اصلی قطعات الکترونیکی جریان نشت زیرآستانه است که پس از کاهش ولتاژ آستانه به میزان قابل توجهی بزرگتر می‌شود.

روند فرایند[ویرایش]

نِهِشت (به انگلیسی: deposition) پشته (اکسید + نیترید محافظ)
چاپ سخت‌نگاری
زدایش خشک (زدایش یون فعال)
پُرکردن تاشه با اکسید
مسطح‌سازی شیمیایی-مکانیکی اکسید
حذف نیترید محافظی
میزان‌سازی ارتفاع اکسید به Si

جستارهای وابسته[ویرایش]

FEOL

منابع[ویرایش]

↑ Quirk, Michael & Julian Serda (2001). Semiconductor Manufacturing Technology: Instructor's Manual بایگانی‌شده در سپتامبر ۲۸, ۲۰۰۷ توسط Wayback Machine, p. 25.
↑ Jung, Jong-Wan; Kim, Jong-Min; Son, Jeong-Hwan; Lee, Youngjong (30 April 2000). "Dependence of Subthreshold Hump and Reverse Narrow Channel Effect on the Gate Length by Suppression of Transient Enhanced Diffusion at Trench Isolation Edge". Japanese Journal of Applied Physics. 39 (Part 1, No. 4B): 2136–2140. Bibcode:2000JaJAP..39.2136J. doi:10.1143/JJAP.39.2136.
↑ A. Chatterjee et al. , IEDM 1996.(conference announcement) Chatterjee, A.; Esquivel, J.; Nag, S.; Ali, I.; Rogers, D.; Taylor, K.; Joyner, K.; Mason, M.; Mercer, D. (1996), "A shallow trench isolation study for 0.25/0.18 μm CMOS technologies and beyond", 1996 Symposium on VLSI Technology. Digest of Technical Papers, pp. 156–157, doi:10.1109/VLSIT.1996.507831, ISBN 0-7803-3342-X
↑ Pretet, J; Ioannou, D; Subba, N; Cristoloveanu, S; Maszara, W; Raynaud, C (November 2002). "Narrow-channel effects and their impact on the static and floating-body characteristics of STI- and LOCOS-isolated SOI MOSFETs". Solid-State Electronics. 46 (11): 1699–1707. Bibcode:2002SSEle..46.1699P. doi:10.1016/S0038-1101(02)00147-8.
↑ Lee, Yung-Huei; Linton, Tom; Wu, Ken; Mielke, Neal (May 2001). "Effect of trench edge on pMOSFET reliability". Microelectronics Reliability. 41 (5): 689–696. doi:10.1016/S0026-2714(01)00002-6.

پیوند به بیرون[ویرایش]

[1] Quirk, Michael & Julian Serda (2001). Semiconductor Manufacturing Technology: Instructor's Manual بایگانی‌شده در سپتامبر ۲۸, ۲۰۰۷ توسط Wayback Machine, p. 25.

[2] Jung, Jong-Wan; Kim, Jong-Min; Son, Jeong-Hwan; Lee, Youngjong (30 April 2000). "Dependence of Subthreshold Hump and Reverse Narrow Channel Effect on the Gate Length by Suppression of Transient Enhanced Diffusion at Trench Isolation Edge". Japanese Journal of Applied Physics. 39 (Part 1, No. 4B): 2136–2140. Bibcode:2000JaJAP..39.2136J. doi:10.1143/JJAP.39.2136.

[3] A. Chatterjee et al. , IEDM 1996.(conference announcement) Chatterjee, A.; Esquivel, J.; Nag, S.; Ali, I.; Rogers, D.; Taylor, K.; Joyner, K.; Mason, M.; Mercer, D. (1996), "A shallow trench isolation study for 0.25/0.18 μm CMOS technologies and beyond", 1996 Symposium on VLSI Technology. Digest of Technical Papers, pp. 156–157, doi:10.1109/VLSIT.1996.507831, ISBN 0-7803-3342-X

[4] Pretet, J; Ioannou, D; Subba, N; Cristoloveanu, S; Maszara, W; Raynaud, C (November 2002). "Narrow-channel effects and their impact on the static and floating-body characteristics of STI- and LOCOS-isolated SOI MOSFETs". Solid-State Electronics. 46 (11): 1699–1707. Bibcode:2002SSEle..46.1699P. doi:10.1016/S0038-1101(02)00147-8.

[5] Lee, Yung-Huei; Linton, Tom; Wu, Ken; Mielke, Neal (May 2001). "Effect of trench edge on pMOSFET reliability". Microelectronics Reliability. 41 (5): 689–696. doi:10.1016/S0026-2714(01)00002-6.

[۱]

[۲]

[۳]

[۴]

[۵]